看芯片可測試性設計(圖)
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上傳人：admin 上傳時間： 2007-12-11 瀏覽次數： 305 |
前言：隨著芯片的整合度越來越高、尺寸越來越小，內部的復雜度也隨之不斷上升，半導體制程中可能各種失效狀況、材料的缺陷以及制程偏差等，都有可能導致芯片中電路連接的短路、斷路以及元件穿隧效應等問題。而這樣的物理性失效必然導致電路功能或者性能方面的無法正常動作，因此產業界便需要具備廣泛的高效率測試方式，來提供大規模集成電路設計的完整的驗證解決方案。
JTAG（Toint Test Action Group）小組便在1986年，提出了標準的邊界掃瞄體系架構企畫（Boundary – Scan Achitecture Standard Proposal），針對芯片、印刷電路板以及完整系統上的標準化測試技術。而在1988年，與IEEE組織合作，開始進行該標準的開發，并且命名為1149.1，并在1990年發布了此一標準。
圖說：符合IEEE 1149.1測試流程。（資料來源：klabs.org）
IEEE提出1149.1標準距今已經16年以上，當初提出這個標準的主要目的，便是為了解決印刷電路板上測試方式與實際存取的問題，進而查驗元件的接腳是否有被正確的焊接，而沒有漏焊或者是短路的現象。不過該標準提出至今時日已經相當久，對于業界人士來說，已經明顯不能滿足需求。因此，IEEE工作小組后來也再接再厲的提出了1149的延伸標準，大幅擴充了測試標準的適用范圍。這些延伸標準包含了針對數碼與類比網絡混合系統中的可測試性問題而提出的1149.4、標準化背板測試與維護界面的1149.5及針對1149.4不足之處再行擴充的1149.6這三大項。
IEEE 1149.x標準家族介紹
■1149.1
IEEE 1149.1透過掃瞄鏈接將邏輯測試存取端子整合到電路內部，使電路的物理測試存取端子簡化為5個獨立于電路I/O訊號的接腳。子系統和系統環境中的電路在功能連接之外，都可以采用1149.1測試匯流排來進行測試連接。在整合電路中，除了原本就具備的功能模塊以外，還要另外在IC顆粒的邊界處附加掃瞄單元，稱做邊界掃瞄單元（BSC），以及測試存取端子的控制器（TAP Controller）。而測試時所需要的資料傳輸統一透過專屬的通道。整個架構上的概念就是JTAG測試儀器利用一個4線的連接端子，將測試資料以串行方式由TDI（測試資料輸入端）進入到邊界掃瞄暫存器中，并且透過TMS（測試方式選擇）來發送測試控制命令，并且經由TAP控制器來進行測試資料的加載，并且接收來自于TDO（測試資料輸出端）的回應資料。
圖說：符合IEEE 1149.1的JTAG測試儀器電氣特性。（資料來源：IEEE）
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